メモリセルの感知

专利摘要:
本開示は、メモリセルを動作させるための方法、デバイス、モジュール、およびシステムを含む。１つの方法の実施形態は、メモリセル（５０５）の制御ゲートおよびアナログ・デジタル変換器（ＡＤＣ）（５０７）に、傾斜電圧（５０３）を印加するステップを含む。上述の方法の実施形態はまた、傾斜電圧によって、メモリセルが感知回路（５１１）をトリップさせる場合に、少なくとも部分的に応答して、ＡＤＣ（５１５）出力を検出するステップを含む。
公开号:JP2011505649A
申请号:JP2010536916
申请日:2008-12-01
公开日:2011-02-24
发明作者:サリン，ヴィシャール；シェン ホーエイ，ジュン；ジュゼッペ マロッタ，ジュリオ；エフ． ルーフパーバー，フランキー
申请人:マイクロン テクノロジー， インク．；
IPC主号:G11C16-06

专利说明:

[0001] 本開示は、概して、半導体デバイスに関し、より具体的には、1つ以上の実施形態において、マルチレベルメモリセルの感知に関する。]
背景技術

[0002] メモリデバイスは、典型的には、コンピュータまたは他の電子機器において、内部の半導体集積回路として提供される。多くの異なる種類のメモリが存在し、その中には、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、動的ランダムアクセスメモリ（ＤＲＡＭ）、同期型動的ランダムアクセスメモリ（ＳＤＲＡＭ）、およびフラッシュメモリが含まれる。]
[0003] フラッシュメモリデバイスは、広範囲の電子的応用のために、非揮発性メモリとして使用される。フラッシュメモリデバイスは、典型的には、高いメモリ密度、高信頼性、および低電力消費量を可能にする、１トランジスタメモリセルを使用する。]
[0004] フラッシュメモリの利用は、パーソナルコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、デジタルカメラ、および携帯電話のためのメモリを含む。基本入力／出力システム（ＢＩＯＳ）等の、プログラムコードおよびシステムデータは、典型的には、フラッシュメモリデバイスに格納される。この情報は、中でも、パーソナルコンピュータシステムで使用できる。]
[0005] ２種類のよく利用されるフラッシュメモリアレイアーキテクチャとして、「ＮＡＮＤ」および「ＮＯＲ」アーキテクチャがあり、それらは、それぞれのメモリセルの基本構成が配置される論理形態によって、そのように呼ばれる。]
[0006] ＮＡＮＤアレイアーキテクチャは、そのフローティングゲートメモリセルのアレイを、アレイの各フローティングゲートメモリセルのゲートが、行単位で、選択ラインへ連結されるような行列に配置する。しかしながら、各メモリセルは、そのドレインによって、列感知ラインに直接連結されるわけではない。代わりに、アレイのメモリセルは、ソースラインおよび列感知ラインの間で、ソースからドレインへ、直列に、共に連結される。]
[0007] ＮＡＮＤアレイアーキテクチャ内のメモリセルは、所望の状態にプログラム可能である。すなわち、電荷を、メモリセルのフローティングゲートに印加する、または、メモリセルのフローティングゲートから除去して、セルを多数の格納状態にすることができる。例えば、シングルレベルセル（ＳＬＣ）は、２つの数状態、例えば、２進状態、例えば、１または０を表すことができる。フラッシュメモリセルはまた、２つより多い数状態、例えば、１１１１、０１１１、００１１、１０１１、１００１、０００１、０１０１、１１０１、１１００、０１００、００００、１０００、１０１０、００１０、０１１０、および１１１０を格納することができる。こうしたセルは、多状態のメモリセル、複数桁のセル、またはマルチレベルセル（ＭＬＣ）と称され得る。ＭＬＣは、各セルが、１桁より多い数、例えば、ビットを表すことができるため、メモリセル数を増加させずに、より高密度のメモリの製造を可能にすることができる。ＭＬＣは、１つよりも多いプログラムされた状態を有することができ、例えば、４桁を表すことができるセルは、１６のプログラムされた状態を有することができる。いくつかのＭＬＣの場合、１６のプログラムされた状態のうちの１つを、消去された状態にすることができる。こうしたＭＬＣの場合、最も低いプログラム状態は、消去された状態よりも上位にプログラムされない、つまり、セルが最も低い状態にプログラムされている場合、プログラミング動作時にセルに印加された電荷を有するのではなく、消去された状態を維持する。他の１５の状態は、「消去されていない」状態と称することができる。]
[0008] 読み出し動作およびプログラム検証動作等の感知動作は、選択されたメモリセルの制御ゲートへの電位の印加、および、感知線電流に従って、セルが伝導するかどうかの判断を含むことができる。ＭＬＣの場合、こうした感知動作には、複数の電位の印加を必要とし得る。例えば、１６の状態にプログラム可能なＭＬＣは、セルの状態を感知するために、制御ゲートに、１５の異なる電位の印加を必要とし得る。制御ゲートに印加された各電位は、ある期間、例えば、（その間に電流が流れるラインが安定する）１０〜２０マイクロ秒、印加される。１５の感知電位の印加を必要とするセルの場合、結果は、３００マイクロ秒の感知時間を含み得る。]
[0009] 個別の感知電圧ではなく、電圧傾斜（傾斜）の使用を用いる他の感知動作は、プロセスの循環および変化する温度と共に生じる可能性のある、傾斜レートの変動および傾斜値の偏向によって、誤った結果を生じさせる可能性がある。選択されたメモリセルの制御ゲートに電圧が印加されると、セルを伝導させるために一定期間が必要である。電圧傾斜があまりに急激に上昇する場合、選択されたセルは、電圧傾斜が、より高いプログラム状態に対応するより高いレベルに達する前に、感知増幅器をトリップするために十分な電荷を伝導させる時間がない場合がある。このような状況では、感知動作は、セルがより高い状態にプログラムされていると、誤って報告し得る。]
図面の簡単な説明

[0010] 本開示の１つ以上の実施形態で使用可能な、非揮発性メモリアレイの一部の概略図である。
本開示の１つ以上の実施形態に従う、感知回路の概略図である。
本開示の１つ以上の実施形態に従う、感知回路の概略図である。
本開示の１つ以上の実施形態に従う、感知回路の概略図である。
本開示の１つ以上の実施形態に従う、感知動作である。
本開示の１つ以上の実施形態に従う、セルを感知するための１つの方法を示す、フローチャートである。
本開示の１つ以上の実施形態に従う、セルを感知するための１つの方法を示すフローチャートである。
本開示の１つ以上の実施形態に従って動作する、少なくとも１つのメモリデバイスを有する電子メモリシステムの機能ブロック図である。
本開示の１つ以上の実施形態に従う、少なくとも１つのメモリデバイスを有するメモリモジュールの機能ブロック図である。]
[0011] 本開示の１つ以上の実施形態は、メモリセルを動作させるための方法、デバイス、およびシステムを提供する。１つの方法の実施形態は、メモリセルの制御ゲートおよびアナログ・デジタル変換器（ＡＤＣ）への、傾斜電圧の印加を含む。１つの方法の上述の実施形態は、さらに、傾斜電圧により、メモリセルが感知回路をトリップさせる場合に、少なくとも部分的に応答する、ＡＤＣの出力の検出を含む。]
[0012] 以下の、本開示の発明を実施するための形態において、その一部をなし、かつ、本開示のいくつかの実施形態をどのように実施可能であるかを図示によって示す、添付の図面を参照する。これらの実施形態は、当業者によってこの開示の実施形態の実施が可能になるように、十分詳細に記載されており、また、他の実施形態も利用可能であること、ならびに、本開示の範囲から逸脱せずに、プロセス上の、電気的な、および／または構造上の変更を加えることができることが理解される。]
[0013] 図１は、非揮発性メモリアレイ１００の一部の概略図である。図１の実施形態は、ＮＡＮＤアーキテクチャの非揮発性メモリを示す。しかしながら、本明細書に記載される実施形態は、この実施例に制限されない。図１に示されるように、メモリアレイ１００は、選択ライン１０５−１、．．．、１０５−Ｎ、および交差する感知ライン１０７−１、．．．、１０７−Ｍを含む。デジタル環境におけるアドレス指定を容易にするために、選択ライン１０５−１、．．．、１０５−Ｎの数、および感知ライン１０７−１、．．．、１０７−Ｍの数は、それぞれ、２の累乗であり、例えば、２５６の選択ライン×４，０９６の感知ラインとなる。] 図１
[0014] メモリアレイ１００は、ＮＡＮＤストリング１０９−１、．．．、１０９−Ｍを含む。各ＮＡＮＤストリングは、非揮発性メモリセル１１１−１、．．．、１１１−Ｎを含み、これはそれぞれ、選択ライン１０５−１、．．．、１０５−Ｎおよびローカル感知ライン１０７−１、．．．、１０７−Ｍの交差点に位置している。各ＮＡＮＤストリング１０９−１、．．．、１０９−Ｍの非揮発性メモリセル１１１−１、．．．、１１１−Ｎは、ソース選択ゲート（ＳＧＳ）、例えば、電界効果トランジスタ（ＦＥＴ）１１３、およびドレイン選択ゲート（ＳＧＤ）、例えば、ＦＥＴ１１９の間で、ソースからドレインへ、直列に接続されている。ソース選択ゲート１１３は、ローカル感知ライン１０７−１およびソース選択ライン１１７の交差点に位置しており、一方で、ドレイン選択ゲート１１９は、ローカル感知ライン１０７−１およびドレイン選択ライン１１５の交差点に位置している。]
[0015] 図１に示される実施形態に示されるように、ソース選択ゲート１１３のソースは、共通のソースライン１２３に接続される。ソース選択ゲート１１３のドレインは、対応するＮＡＮＤストリング１０９−１のメモリセル１１１−１のソースに接続される。ドレイン選択ゲート１１９のドレインは、ドレインコンタクト１２１−１において、対応するＮＡＮＤストリング１０９−１のためのローカル感知ライン１０７−１に接続される。ドレイン選択ゲート１１９のソースは、最後のメモリセル１１１−Ｎのドレイン、例えば、対応するＮＡＮＤストリング１０９−１のフローティングゲートトランジスタに接続される。] 図１
[0016] いくつかの実施形態において、非揮発性メモリセル、１１１−１、．．．、１Ｈ−Ｎの構造は、ソース、ドレイン、フローティングゲートまたは他の電荷蓄積層、および制御ゲートを含む。非揮発性メモリセル、１１１−１、．．．、１１１−Ｎは、選択ライン、１０５−１、．．．、１０５−Ｎにそれぞれ連結される、その制御ゲートを有する。非揮発性メモリセル、１１１−１、．．．、１１１−Ｎの列は、所与のローカル感知ライン、例えば、１０７−１、．．．、１０７−Ｍにそれぞれ連結される、１０９−１、．．．、１０９−Ｍ等のＮＡＮＤストリングを構成する。非揮発性メモリセルの行は、所与の選択ライン、例えば、１０５−１、．．．、１０５−Ｎに共通して連結される。ＮＯＲアレイアーキテクチャは、メモリセルのストリングが、選択ゲートの間で並列に連結されること以外は、同様に配置される。]
[0017] 当業者が理解するように、選択された選択ライン、例えば、１０５−１、．．．、１０５−Ｎに連結されるセルのサブセットは、共に、グループとして、プログラムおよび／または感知できる。プログラミング動作、例えば、書き込み動作は、所望のプログラム状態に対応する所望のプログラム電圧レベルへ、選択されたセルの閾値電圧（Ｖｔ）を上昇させるために、選択された選択ラインへ、多数のプログラムパルス、例えば、１６Ｖ〜２０Ｖを印加することを含むことができる。]
[0018] 読み出しまたはプログラム検証動作等の感知動作は、選択されたセルの状態を判断するために、選択されたセルに連結される感知ラインの電圧および／または電流の変化を感知することを含むことができる。感知動作は、選択されたメモリセルに関連付けられたソースライン、例えばソースライン１２３のためのバイアス電圧を超える電圧で、選択されたメモリセルに関連付けられた感知ライン、例えば感知ライン１０７−１にバイアスをかけることを含むことができる。]
[0019] 選択されたセルの状態の感知は、未選択のセルの閾値電圧とは無関係に、伝導状態の未選択のセルを配置するために十分な電圧、例えば、４．５Ｖで、ストリングの未選択のセル「Ｖｐａｓｓ」にバイアスをかけながら、感知電圧傾斜、例えば、−２Ｖ〜＋３Ｖを、選択された選択ラインへ印加することを含むことができる。代替として、選択されたセルの状態の感知は、選択された選択ライン、さらには、選択されたセルの制御ゲートへ個別の感知電圧、例えば−．０５Ｖ、０．５Ｖ、および２Ｖを印加することを含み得る。読み出しおよび／または検証されている選択セルに対応する感知ラインは、選択ラインに印加された特定の感知電圧に応答して、選択セルが伝導するかどうかを判断するために、感知できる。例えば、選択セルの状態は、感知ライン電流が、特定の状態に関連付けられた特定の参照電流に達する選択ラインの電圧によって、判断できる。]
[0020] 当業者が理解するように、ＮＡＮＤストリングにおいて選択されたメモリセル上で実行される感知動作では、ストリングの未選択のメモリセルは、伝導状態になるようにバイアスがかけられる。こうした感知動作において、選択されたセル内に格納されるデータは、ストリングに対応するビットライン上で感知された電流および／または電圧に基づくことができる。例えば、選択されたセル内に格納されるデータは、ビットライン電流が特定の量、変化するか、または所与の期間で特定のレベルに達するかどうかに基づくことができる。]
[0021] 選択されたセルが伝導状態である場合、電流は、ストリングの一方の端のソースラインコンタクト、およびストリングの他方の端の感知ラインコンタクトの間を流れる。このため、選択されたセルの感知に関連付けられた電流は、ストリング内の他のセルのそれぞれ、セルスタック、および選択トランジスタ間の拡散された領域を通過して、流れる。傾斜する場合、例えば、上昇する場合、選択ラインに印加された電圧は、選択されたセルを伝導させ、感知回路、例えば、セルに関連付けられた増幅器をトリップすることができ、以下に記載されるように、さらなる動作の実行が可能となる。]
[0022] 図２Ａおよび図２Ｂは、本開示の１つ以上の実施形態に従う、感知回路の概略図を示す。図２Ａおよび図２Ｂに示す概略図は、アナログ・デジタル変換器（ＡＤＣ）２６０、行復号器２７２−Ｒを介して多数の参照セル、および行復号器２７２−Ｍを介して多数のメモリセルへ出力する、電圧傾斜２５７を生成するための電圧傾斜生成器２５１を含む。本明細書で用いられる、「セル」（１つまたは複数）は、概して、参照またはメモリセルのいずれかを指す。] 図２Ａ 図２Ｂ
[0023] 電圧傾斜生成器２５１は、スタート電圧（Ｖｓｔａｒｔ）からストップ電圧（Ｖｓｔｏｐ）への線形勾配に従って、Ｔｒの期間、電圧２５７を上昇させることができる。スタートおよびストップ電圧は、所与のアレイ内のセルをプログラム可能な閾値電圧範囲、例えば、−２Ｖ〜＋３Ｖを含むように選択できる。このようにして、電圧２５７は、単一の入力で、選択されたセルの任意のプログラム状態の感知機能を提供できる。傾斜期間は、閾値電圧（Ｖｔ）の正確な検出と、効率的な感知速度のバランスを取るように選択できる。１つ以上の実施形態では、Ｔｒは、２０マイクロ秒未満にできる。メモリセルの動作における電圧傾斜の使用のさらなる説明は、２００７年７月１９日出願の、少なくとも１人の共通の発明者、Ｖｉｓｈａｌ Ｓａｒｉｎを含む、本発明の譲受人に譲渡された、米国特許出願第１１／８７９，９０７号、弁理士整理番号４００．５１８ＵＳ０１（２００７−００２２．００／ＵＳ）、名称「Ａｎａｌｏｇ Ｓｅｎｓｉｎｇ ｏｆ Ｍｅｍｏｒｙ Ｃｅｌｌｓ ｉｎ ａ Ｓｏｌｉｄ Ｓｔａｔｅ Ｍｅｎｏｒｙ Ｄｅｖｉｃｅ」に記載されている。傾斜電圧２５７の期間のさらなる説明は、以下の図３に関して、記載される。] 図３
[0024] 読者が理解するように、感知ライン２０７−Ｒは、任意の数の参照セルに連結することができ、感知ライン２０７−Ｍは、任意の数のメモリセルに連結することができる。図２Ａおよび図２Ｂに記載される実施形態において、３２の参照セルが、ソース選択ゲート２１１−ＳＧＳ−Ｒおよびドレイン選択ゲート２１１−ＳＧＤ−Ｒの間の感知ライン２０７−Ｒに連結され、一方で、３２のメモリセルが、ソース選択ゲート２１１−ＳＧＳ−Ｒおよびドレイン選択ゲート２１１−ＳＧＤ−Ｒの間の感知ライン２０７−Ｒに連結される。図２Ａに図示される実施形態はさらに、電圧「Ｖソース」が印加できる、共通のソースライン２２３−Ｒに連結されるソースを有するソース選択ゲート２１１−ＳＧＳ−Ｒを含む。同様に、図２Ｂは、共通のソースライン２２３−Ｍに連結されるソースを有するソース選択ゲート２１１−ＳＧＤ−Ｍを含む。ソースライン２２３−Ｒおよび２２３−Ｍは、アレイ内の他の感知ライン、例えば、さらに、列復号器２７０−Ｒまたは２７０−Ｍに連結し得る、他の感知ラインに連結できるため、共通のソースラインと称することができる。当業者が理解するように、同じアレイ内に配置される参照セルおよびメモリセルのストリングを含む実施形態では、それらは、ソースライン２２３−Ｒ等の、１つの共通のソースラインを共有することができる。] 図２Ａ 図２Ｂ
[0025] 図２Ａおよび図２Ｂに示される実施形態において、多数の参照セル、例えば、２１１−０−Ｒ、．．．、２１１−１５−Ｒ、．．．、２１１−３１−Ｒは、メモリセル、例えば、２１１−０−Ｍ、．．．、２１１−１５−Ｍ、．．．、２１１−３１−Ｍがプログラム可能な多数の状態のそれぞれにプログラムできる。いくつかの実施形態において、各参照セルストリングの参照セルを、同じ状態にプログラムできる。こうした実施形態は、各プログラム可能な状態に対して、少なくとも一つの参照セルストリングを含むことができる。いくつかの実施形態において、各状態にプログラムされた参照セルは、メモリセルアレイの全体でインターリーブできる。例えば、個々の参照セルを、異なるメモリセルストリングに配置できる。いくつかの実施形態において、参照セルは、メモリセルアレイに配置できる。例えば、それらは、参照セル専用の感知ラインに連結でき、また、メモリセルおよび参照セルの両方専用の選択ラインに連結できる。いくつかの実施形態において、参照セルは、個別の参照ストリングにおいて、またはメモリセルのストリングに配置される個々の参照セルとして、メモリセルアレイの全体でインターリーブできる。メモリセルアレイでインターリーブされる参照セルは、２００７年５月２日出願の、少なくとも１人の共通の発明者を含む、同時係属中の、本発明の譲受人に譲渡された、米国特許出願第１１／７９９，６５８号、名称「Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｕｌｔｉｌｅｖｅｌ Ｍｅｍｏｒｙ Ｃｅｌｌｓ ｗｉｔｈ Ｄａｔａ Ｒｅａｄ ｏｆ Ｒｅｆｅｒｅｎｃｅ Ｃｅｌｌｓ」に、より詳細に記載されている。図２Ａ、図２Ｂ、および図３に関連して用いられる「ストリング」は、感知ライン、例えば、２０７−Ｒに連結される多数のセルを意味する。セルのストリングは、感知ライン、例えば、ＮＡＮＤフラッシュアレイ内等のビットライン上で、直列で連結される多数の非揮発性セルを含むことができる。] 図２Ａ 図２Ｂ 図３
[0026] 列復号器（「Ｃｏｌ Ｄｅｃｏｄｅｒ」）２７０−Ｒおよび２７０−Ｍは、それぞれ、多数の感知ライン、例えば、ビットライン（「ＢＬ」）に接続される。ＢＬに含まれるのは、参照セル、例えば、メモリセル、例えば２１１−１５−Ｍのための２１１−１５−Ｒおよび２０７−Ｍ、のための感知ライン２０７−Ｒである。要素２９９−Ｒおよび２９９−Ｍは、複数の感知ライン以外に、参照セルのアレイは、複数の列復号器および感知増幅器を含むことができることを示す。説明を容易にするために、それぞれの１組のみを、図２Ａおよび図２Ｂに示す。要素２９９−Ｒおよび２９９−Ｍはさらに、所与のメモリデバイスに対して、参照セルおよびメモリセルの両方の複数のストリングがあり得ることを示す。説明を容易にするために、それぞれの１つのストリングを、図２Ａおよび図２Ｂに示す。] 図２Ａ 図２Ｂ
[0027] 選択ライン、例えば、ワードラインの、電圧傾斜生成器２５１は、選択ライン、例えば、ＷＬ１５、したがって、選択されたセルの制御ゲート、例えば、２１１−１５−Ｍに、電圧傾斜２５７を印加することができる。この実施形態に従うと、セルの状態、例えば、「Ｖｔセル」を、列復号器、例えば２７０−Ｍを介して、感知増幅器、例えば２６８−Ｍを使用して、感知ライン、例えば２０７−Ｍ内の電流「Ｂ／Ｌ電流」および／または電圧「Ｖｏｕｔ」の変化を検出することによって、感知可能である。電圧傾斜生成器２５１は、印加された電圧が選択されたセルのＶｔに達する段階（その段階で、セルが伝導する、例えば、伝導状態にされる）まで、電圧２５７を傾斜させる働きをすることができる。選択されたセルが伝導状態である場合、電流は、ソースライン（例えば、２７３−Ｍ）と、感知ライン（例えば、２０７−Ｍ）の間を流れる。このため、選択されたセルの読み出しに関連付けられた電流は、ストリング内の他のセル、セルスタック間の拡散した領域、および選択トランジスタのそれぞれを通って運ばれる。この電流は、感知増幅器、例えば、２６８−Ｍをトリップできる。]
[0028] 図２Ａおよび図２Ｂに示される実施形態でさらに示されるように、非選択セル、例えば、２１１−０−Ｒおよび２１１−０−Ｍに対する、選択ライン、例えば、ＷＬ０およびＷＬ３１は、伝導状態になるように、感知動作中にパス電圧（Ｖｐａｓｓ）が印加される。この実施形態では、選択ゲートソース（ＳＧＳ）２１１−ＳＧＳ−Ｍおよび選択ゲートドレイン（ＳＧＤ）２１１−ＳＧＤ−Ｍは、ＶｓｇｓおよびＶｓｇｄで、それぞれ、バイアスがかけられる。] 図２Ａ 図２Ｂ
[0029] 図２Ａの実施形態において、参照感知増幅器２６８−Ｒがトリップすると、参照セルが、電圧傾斜生成器からの入力に対して、伝導することにより応答したことを、参照論理２６２に示すことができる。参照論理２６２は、両方の感知増幅器、例えば、２６８−Ｒ、およびＡＤＣ２６０からの入力を受け入れることができる。参照論理は、多数の参照セルのうちの特定の割合（％）が、伝導によって応答する場合、ＡＤＣ２６０の出力を調整するように動作することができる。参照論理２６２は、特定の状態に対する特定のデータ値を反映するために、ＡＤＣ２６０出力を調整できる。参照論理、例えば、参照セルに基づく変換論理は、メモリセルデータを検出し、系統的な障害および他の感知エラーを誘発するメカニズムを補完することができる。] 図２Ａ
[0030] 読者が理解するように、プログラムアルゴリズムは、セルがプログラムされた電圧レベルの変動を含んでもよい。セルは、典型的には、特定の範囲内でプログラムされる。特定の状態にプログラムされた多数のセルの間の特定の状態のプログラミング値の範囲は、読み出しにおける不正確さを生じる可能性がある。さらに、他の要因が、プログラミングおよび感知の不正確さの原因となる可能性がある。例えば、中でも、時間、温度の変動、プログラムおよび消去のサイクル、および静電結合は、所与のセルに格納された電荷の量の変化の原因となる可能性がある。]
[0031] 例えば、特定の状態は、＋０．５Ｖの電圧に関連し得る。多数の参照セル、例えば、１００は、その特定の状態にプログラムされ得る。参照セル、例えば、２１１−１５−Ｒは、メモリセル、例えば、２１１−１５−Ｍと同じプログラミング動作時にプログラムできる。上記のプログラミングおよび感知の不正確さを考慮するために、特定の状態にプログラムされた参照セルの割合（％）、例えば、９０％は、特定の状態での正確な感知を確立するために十分であると考えることができる。１００の参照セルに印加された電圧の傾斜が上昇すると、より多くの参照セルが伝導し得る。例えば、１００の参照セルのうちの９０が、例えば、＋０．４５Ｖで伝導する場合、参照論理２６２は、特定の状態に関連付けられたデータ値を反映するために、ＡＤＣ２６０の出力を調整できる。すなわち、ＡＤＣ２６０は、電圧傾斜生成器２５１からの、＋０．４５Ｖの入力に対して、調整なしでは、＋０．５Ｖに関連付けられた特定の状態の所望のデータ値と矛盾するデータ値を出力する可能性がある。参照論理２６２は、＋０．４５Ｖの電圧入力に対して、＋０．５Ｖに関連付けられたデータ値を出力するように、ＡＤＣ２６０の出力を調整することができる。参照論理２６２によって調整された、ＡＤＣ２６０の出力は、データラッチ、例えば、２６６への入力にすることができる。]
[0032] 図２Ｂの実施形態において、データラッチ２６６は、調整されたＡＤＣ２６０出力を受け取る。この時点で、選択されたメモリセル２１１−１５−Ｍが感知増幅器２６８−Ｍをトリップする場合、例えば、選択されたメモリセル２１１−１５−Ｍが感知ポイントに達し、特定の割合（％）の参照セルを伝導させた電圧傾斜生成器２５１からの入力に対して伝導する場合、ＡＤＣ２６０の調整された出力が、選択されたメモリセル２１１−１５−Ｍのデータとしてラッチされる。ここで、メモリセル２１１−１５−Ｍに実際に蓄積された電荷に関連付けられたアナログまたはデジタル値をラッチするのではなく、ＡＤＣ２６０の調整された出力が、データとしてラッチされる。ＡＤＣ２６０からのラッチされた値は、マルチプレクサ「Ｍｕｘ」２６４へ出力することができ、これは、図２Ｂに示される、種々の入出力回路「ＩＯ」と共に双方向通信することができる。さらに、マルチプレクサ２６４は、要素２９９−Ｍによって示される、複数のデータラッチおよび関連付けられた回路およびメモリセルと通信できる。] 図２Ｂ
[0033] 当業者が理解するように、図２Ａおよび図２Ｂの実施形態は、１つのＡＤＣ２６０が、メモリセル、例えば、プログラミング動作毎にプログラムされた多数のメモリセルという、１ページの、全てのデータラッチ２６６の入力を提供できるように、実施できる。同様に、参照セル、例えば、２１１−１５−Ｒ、およびメモリセル、例えば、２１１−１５−Ｍは、同じプログラミング動作中にプログラムできる。さらに、ＡＤＣ２６０の使用は、電圧傾斜生成器２５１からの電圧傾斜２５７の傾斜期間（Ｔｒ）の変動を自動的に補正することができる。] 図２Ａ 図２Ｂ
[0034] 図３は、本開示の１つ以上の実施形態に従う、感知回路の概略図を示す。図３に示される略図は、アナログ・デジタル変換器（ＡＤＣ）３６０、および行復号器３７２を介して多数のセルへ出力される電圧３５７を生成するための、電圧傾斜生成器３５１を含む。図３に示されるセルは、参照セル、例えば、図２Ａの２１１−１５−Ｒ、またはメモリセル、例えば、図２Ｂの２１１−１５−Ｍのいずれにもできる。] 図２Ａ 図２Ｂ 図３
[0035] 電圧傾斜生成器３５１は、ある期間Ｔｒにおいて、スタート電圧（Ｖｓｔａｒｔ）からストップ電圧（Ｖｓｔｏｐ）へ、線形勾配で、電圧３５７を増加させる。１つ以上の実施形態では、線形勾配は、１つの線形勾配にすることができる。スタートおよびストップ電圧３５７は、所与のアレイ内のセルをプログラムできる閾値電圧範囲、例えば、−２Ｖ〜＋３Ｖを含むように選択できる。このようにして、電圧３５７は、単一の入力で、選択されたセルの任意のプログラム状態の感知機能を提供できる。電圧３５７の傾斜期間は、閾値電圧（Ｖｔ）の正確な検出と、十分な感知速度のバランスを取るように選択できる。１つ以上の実施形態において、Ｔｒは、２０マイクロ秒未満にすることができる。]
[0036] 感知動作を実行するために必要な時間を削減するために、例えば、Ｔｒを、比較的短い期間に設定することができる。しかしながら、Ｔｒを短い期間に設定しすぎると、感知エラーを引き起こす可能性がある。感知増幅器等の感知回路は、概して、セルが伝導するかどうかを検出するために、一定の期間が必要である。例えば、所与の入力に応答して、ライン負荷を可能にするために、一定の期間を必要とし得る。Ｔｒを短い期間にしすぎると、電圧３５７は、第１の状態にプログラムされたセルを伝導させ、感知回路に、セルは第１のレベルにプログラムされているということを示すだけの時間を与える前に、第２の状態に関連付けられた第２のレベルに達し得る。このため、第１のセルが伝導していることを感知回路が検出する際、より高い状態に関連付けられたより高い電圧レベルを、電圧３５７から不正確に読み出し得る。]
[0037] 傾斜電圧３５７によるセルの感知は、選択されたセル、例えば、３１１−１５の制御ゲートへ、時間とともに線形に増加する電圧の印加を含むことができる。感知動作中、未選択のセル、例えば、３１１−ＳＧＳ、３１１−０、３１１−３１、および３１１−ＳＧＤ等の感知ライン３０７に連結される未選択のセルを、自由に伝導するように、パス電圧、例えば、４．５Ｖでバイアスをかけることができる。電圧が上昇すると、ある時点において、選択されたセル３１１−１５は、伝導を開始することができる。この時点は、セルがプログラムされたＶｔに対応するレベルまで電圧が上昇傾斜する場合に生じ得る。セルが伝導を開始すると、選択されたセル３１１−１５に関連付けられた感知ライン３０７を通る電流は、変化することができる。]
[0038] 読者が理解するように、感知ライン３０７は、任意の数のセルに連結することができる。図３に図示される実施形態において、３２のセルが、ソース選択ゲート３１１−ＳＧＳおよびドレイン選択ゲート３１１−ＳＧＤの間の感知ライン３０７に連結される。図３に示される実施形態はさらに、電圧「Ｖソース」が印加できる、共通のソースライン３２３に連結されるソースを有するソース選択ゲート３１１−ＳＧＳを含む。アレイ内の他の感知ライン、例えば、さらに、列復号器３７０−１に連結し得る他の感知ラインに連結可能であるため、ソースライン３２３は、共通のソースラインと称され得る。] 図３
[0039] 図３には、多数の感知ライン、例えば、ビットライン（「ＢＬ」）に接続される列復号器（「Ｃｏｌ ｄｅｃｏｄｅｒ」）３７０−１が含まれる。ＢＬには感知ライン３０７が含まれ、これはさらに、選択されたセル３１１−１５を含むセルのストリングに接続するように示される。読者が理解するように、四角３９９は、複数の感知ライン以外にも、セルアレイは、複数の列復号器、例えば、３７０−１、感知増幅器、例えば、３６８−１、比較器、例えば、３７４−１、およびデータラッチ、例えば、３６６−１を含むことができることを示す。説明を容易にするために、それぞれの１組のみを図３に示す。] 図３
[0040] 感知増幅器３６８−１をトリップするのに十分な電流が感知ライン３０７を流れる時、比較器３７４−１をトリガできる。比較器３７４−１は、変換器、例えば、電圧傾斜生成器３５１に接続されるＡＤＣ３６０の出力を検出できる。比較器はさらに、データラッチ３６６−１に格納された情報の形態で入力を受信できる。データラッチ３６６−１に格納された情報は、選択されたセル３１１−１５の所望のプログラム状態の値を含むことができる。ＡＤＣ３６０およびデータラッチ３６６−１からの値は、選択されたセル３１１−１５がその所望の状態にプログラムされているかどうか、例えば、ＡＤＣ３６０およびデータラッチ３６６−１からの値が対応するかどうかを判断するために、比較器３７４−１によって使用できる。こうした感知動作は、プログラム検証動作と称することができ、これを、以下の図４に関連して、より詳細に説明する。] 図４
[0041] 比較器３７４−１によって実行される動作の結果を、当業者が理解するように、メモリデバイスが他の動作を実行できるようにするために、マルチプレクサ、例えば、Ｍｕｘ３６４を通じて、多数の入出力（「ＩＯ」）へ出力できる。さらに、当業者は、図３に示される概略図を、図２Ａおよび図２Ｂに示される概略図と組み合わせて、１つのメモリデバイスが、両方の図に示される動作を実行するように機能させることができることを理解するであろう。こうした概略図は、プログラム検証動作中に使用可能な、参照論理のバイパス回路、図２Ａ内の２６２を含むであろう。] 図２Ａ 図２Ｂ 図３
[0042] 図４は、本開示の１つ以上の実施形態に従う、感知、例えば、プログラム検証の動作を示す。プログラム検証動作は、多数のプログラムパルス、例えば、４８０−１、４８０−２、４８０−３、．．．、４８０−Ｎのそれぞれを、選択ライン、例えば、図３のＷＬ１５に印加した後で、選択されたセル、例えば、図３の３１１−１５の感知を含むことができる。プログラムパルスは、各パルス、例えば、Ｖ１、Ｖ２、Ｖ３、．．．、ＶＮの上昇する電圧レベルで、順次印加することができる。プログラミングパルスは、典型的には、固定範囲内の電圧、例えば、１６Ｖ〜２０Ｖで印加される。プログラミングパルスは、選択されたセルの閾値電圧（Ｖｔ）を、所望のプログラム状態に対応する所望のプログラム電圧レベルに増加させるために印加される。] 図３ 図４
[0043] セルが所望の状態にプログラムされた時期を判断するために、各プログラミングパルス間で、感知動作、例えば、プログラム検証動作を実行する。図４に示される実施形態では、選択されたセルは、所望の状態にプログラムされたかどうかを判断するために、各プログラミングパルス後に、傾斜電圧、例えば、４５７で感知される。この感知動作は、上記の感知動作とほぼ同様に実行できる。] 図４
[0044] プログラム検証動作中にセルを感知するための傾斜電圧４５７の使用は、任意の電圧レベルにおける選択されたセルの状態の検証を可能にする。プログラム検証動作中におけるセルの感知のための傾斜電圧４５７の使用は、個別の感知電圧を使用する感知方法よりも有利である可能性がある。なぜなら、こうした他の方法は、各所望のプログラム状態に対して異なる電圧レベルの印加を必要とするためである。傾斜電圧４５７は、セルをプログラム可能な多数のプログラム状態のそれぞれに対して、個別のプログラム検証電圧を使用して選択されたセルを検証する場合に必要となるであろう、より複雑な回路および感知時間の必要性を低減させることができる。プログラム検証動作等の感知動作に関連する回路のより詳細な説明は、図３に関連して、上で提供する。] 図３
[0045] 図５Ａは、本開示の１つ以上の実施形態に従う、セルの感知の１つの方法を示すフローチャートを示す。５０２において、例えば、図２Ａの電圧傾斜生成器２５１によって、電圧が傾斜する。電圧は、５０４において、参照セル、例えば、図２Ａの２１１−１５−Ｒ、およびメモリセル、例えば、図２Ｂの２１１−１５−Ｍに、さらに、５０６において、変換器、例えば、図２Ａのアナログ・デジタル変換器（ＡＤＣ）２６０に出力される。変換器は、５０８において、変換値、例えば所与の電圧に対する状態のデジタル同等表現を出力できる。] 図２Ａ 図２Ｂ 図５Ａ
[0046] ５１０において、特定の割合（％）の参照セルが伝導しない場合、電圧傾斜は、５０２において上昇を継続する。一方で、５１０で、特定の割合（％）の参照セルが伝導する場合、５１２において、変換器の出力は、特定の状態に対する所望のデジタル同等表現を反映するために調整できる。同時に、５１４において、選択されたメモリセルが、特定の割合（％）の参照セルを伝導させたのと同じ電圧で伝導すると、５１６で、ＡＤＣの調整された出力が検出、例えば、選択されたメモリセルのデータとして、データラッチ、例えば、図２Ｂの２６６において、読み出しおよびラッチされる。選択されたメモリセルが、５１４において伝導しない場合、電圧は、５０２において、上昇を継続する。] 図２Ｂ
[0047] 図５Ｂは、本開示の１つ以上の実施形態に従う、セル、例えば図３の３１１−１５を感知するための１つの方法を示すフローチャートを示す。５０１において、選択されたメモリセルがプログラムされることが望ましい状態に関連付けられた値が、データラッチ、例えば、図３の３６６−１に格納される。５０３において、例えば、図３の電圧傾斜生成器３５１によって、電圧は傾斜する。５０５において、電圧は、セルに出力され、さらに、５０７において、変換器、例えば、図３のアナログ・デジタル変換器（ＡＤＣ）３６０に出力される。５０９において、変換器は、変換された値、例えば、所与の電圧の状態のデジタル同等表現を出力できる。] 図３ 図５Ｂ
[0048] ５１１において、選択されたセルが伝導しない場合、５０３において、電圧傾斜は上昇を継続する。一方で、５１１において、選択されたセルが伝導する場合、変換器の出力を、５０１においてデータラッチに格納された、所望の状態の値と、比較器、例えば、５１３における図３の３７４−１を使用して、比較できる。その比較の結果により、選択されたセルが所望の状態にある、例えば、所望の状態にプログラムされたことを示す場合、選択されたセルは、５１７において、さらなるパルスがプログラムされることが禁止される。一方で、比較の結果が、セルが所望の状態にプログラムされたことを示さない場合、５１９において、さらなるプログラミングパルスが印加され、５０３において、選択されたセルを、上昇する傾斜電圧で感知できる。] 図３
[0049] 図６は、本開示の１つ以上の実施形態に従って動作される、少なくとも１つのメモリデバイス６２０を有する、電子メモリシステム６００の機能ブロック図である。メモリシステム６００は、マルチレベル非揮発性セルのアレイ６３０を含む、非揮発性メモリデバイス６２０に連結されるプロセッサ６１０を含む。アレイ６３０は、メモリセル６３１および参照セル６３２の両方を含む。代替として、参照セル６３２は、当業者が理解するように、主アレイ６３０の外部に配置することができる。メモリシステム６００は、個別の集積回路を含むことができる、またはプロセッサ６１０およびメモリデバイス６２０の両方を、同じ集積回路上にすることができる。プロセッサ６１０は、マイクロプロセッサまたは、特定用途向け集積回路（ＡＳＩＣ）等の、ある他の種類の制御回路にすることができる。] 図６
[0050] メモリデバイス６２０は、非揮発性メモリセル６３０のアレイを含み、メモリセルは、ＮＡＮＤアーキテクチャを有するフローティングゲートフラッシュメモリセルにすることができる。メモリセルの各行の制御ゲートは、選択ラインに連結され、一方で、メモリセルのドレイン領域は感知ラインに連結される。メモリセルのソース領域は、図１に示されているように、ソースラインに連結される。当業者が理解するように、感知ラインおよびソースラインへのメモリセルの接続の方法は、アレイが、ＮＡＮＤアーキテクチャ、ＮＯＲアーキテクチャ、およびＡＮＤアーキテクチャ、または、ある他の種のメモリアレイアーキテクチャであるかどうかに依存する。] 図１
[0051] 図６の実施形態は、入出力接続６６２上で、入出力回路６６０を介して提供される、アドレス信号をラッチするためのアドレス回路６４０を含む。アドレス信号は、アレイ６３０にアクセスするために、行復号器６４４および列復号器６４６によって受け取られ、復号化される。本開示に照らして、アドレス入力接続の数は、メモリアレイ６３０の密度およびアーキテクチャに依存し、アドレスの数は、メモリセルの数の増加およびメモリブロックおよびアレイの数の増加の両方に伴って増加することを、当業者は理解するであろう。] 図６
[0052] 非揮発性セルのアレイ６３０は、本明細書に記載される実施形態に従い、異なる数のプログラム状態、感知電圧、および桁数を有する、非揮発性マルチレベルメモリセルを含むことができる。メモリデバイス６２０は、この実施形態で、読み出し／ラッチ回路６５０とすることができる感知／バッファ回路を使用して、メモリアレイ列の電圧および／または電流の変化を感知することにより、アレイ６３０内のデータを感知する。電圧傾斜生成器６８０は、行復号器６４４を介して、セル６３０のアレイに電圧傾斜を印加できる。電圧傾斜生成器は、さらに、アナログ・デジタル変換器（ＡＤＣ）６９０に電圧傾斜を供給できる。ＡＤＣは、ＡＤＣの出力を変換し、これを、参照論理６９５および読み出し／ラッチ回路６５０の両方に出力するように機能することができる。読み出し／ラッチ回路６５０は、アレイ６３０からのデータのページまたは行を、検出、例えば、読み出しおよびラッチすることができる。入出力回路６６０が、入出力接続６６２上での、プロセッサ６１０との双方向データ通信のために含まれる。書き込み回路６５５が、データをアレイ６３０に書き込むために含まれる。]
[0053] 参照論理６９５は、参照セル６３２との双方向通信を有することができる。特定の割合（％）の参照セル６３２が、電圧傾斜生成器６８０からの所与の電圧傾斜レベルに対して伝導する際、参照論理６９５は、ＡＤＣ６９０の出力を調整し、本開示の少なくとも１つの実施形態に従って、これを読み出し／ラッチ回路６５０に出力することができる。]
[0054] 制御回路６７０は、プロセッサ６１０から、制御接続６７２によって提供される、信号を復号化する。これらの信号は、データ感知、データ書き込み、およびデータ消去動作を含む、アレイ６３０上での動作を制御するために使用される、チップ信号、書き込み許可信号、およびアドレスラッチ信号を含むことができる。いくつかの実施形態において、制御回路６７０は、本開示の実施形態に従う動作を実行するために、プロセッサ６１０からの命令を実行するための役割を担う。制御回路６７０は、状態マシン、シーケンサ、または他の種類のコントローラにすることができる。さらなる回路および制御信号が提供可能であること、ならびに、図６のメモリデバイスの詳細を、説明を容易にするために削減していることを、当業者は理解するであろう。] 図６
[0055] 図７は、本開示の１つ以上の実施形態に従ってプログラムされた、少なくとも１つのメモリデバイスを有する、メモリモジュールの機能ブロック図である。メモリモジュール７００は、メモリカードとして示されていが、メモリモジュール７００を参照して説明される概念は、他の種類の取り外し可能または携帯可能なメモリ（例えば、ＵＳＢフラッシュドライブ）に適用可能であり、本明細書で用いられる「メモリモジュール」の範囲内となるように意図されている。さらに、１つの実施例のフォームファクターを図７に示しているが、これらの概念は、他のフォームファクターでも適用可能である。] 図７
[0056] いくつかの実施形態において、メモリモジュール７００は、（図示されているように）１つ以上のメモリデバイス７１０を含むために、ハウジング７０５を含むが、こうしたハウジングは、全てのデバイスまたはデバイスアプリケーションにとって不可欠であるわけではない。少なくとも１つのメモリデバイス７１０は、本明細書に記載される実施形態に従って感知可能な、非揮発性マルチレベルメモリセルのアレイを含む。存在する場合、ハウジング７０５は、ホストデバイスとの通信のために、１つ以上の接点７１５を含む。ホストデバイスの例には、デジタルカメラ、デジタル記録および再生デバイス、ＰＤＡ、パーソナルコンピュータ、メモリカードリーダ、インタフェースハブ等を含む。いくつかの実施形態では、接点７１５は、標準化されたインタフェースの形態である。例えば、ＵＳＢフラッシュドライブによって、接点７１５は、ＵＳＢのタイプＡのオス型コネクタの形態にしてもよい。いくつかの実施形態では、接点７１５は、ＳａｎＤｉｓｋ Ｃｏｒｐｏｒａｔｉｏｎによってライセンス取得されているＣｏｍｐａｃｔＦｌａｓｈ（商標）メモリカード、Ｓｏｎｙ Ｃｏｒｐｏｒａｔｉｏｎによってライセンス取得されているＭｅｍｏｒｙ Ｓｔｉｃｋ（商標）メモリカード、Ｔｏｓｈｉｂａ Ｃｏｒｐｏｒａｔｉｏｎによってライセンス取得されているＳＤ Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ（商標）メモリカード等に見られるような、半独占的インタフェースの形態である。しかしながら、概して、接点７１５は、メモリモジュール７００、および接点７１５に対して互換性のあるレセプタを有するホストの間の、制御、アドレスおよび／またはデータ信号を通過させるためのインタフェースを提供する。]
[0057] メモリモジュール７００は、任意選択で、１つ以上の集積回路および／または個別のコンポーネントであってもよい、さらなる回路７２０を含んでもよい。いくつかの実施形態では、さらなる回路７２０は、複数のメモリデバイス７１０の間のアクセスを制御し、および／または外部ホストおよびメモリデバイス７１０の間の変換層を提供するための、メモリコントローラ等の制御回路を含んでもよい。例えば、多数の接点７１５および１つ以上のメモリデバイス７１０への多数の入出力接続の間に一対一の対応が存在しなくてもよい。従って、メモリコントローラは、適切な時間に、適切な入出力接続で、適切な信号を受信するために、または、適切な時間に、適切な接点７１５で、適切な信号を提供するために、メモリデバイス７１０の入出力接続（図７に図示せず）を選択的に連結することができる。同様に、ホストおよびメモリモジュール７００の間の通信プロトコルは、メモリデバイス７１０のアクセスのために必要なものとは異なってもよい。メモリコントローラは、メモリデバイス７１０への所望のアクセスを得るために、適切なコマンドシーケンスへ、ホストから受信したコマンドシーケンスを変換することができる。こうした変換は、さらに、コマンドシーケンスだけでなく、信号電圧レベルの変更を含んでもよい。] 図７
[0058] さらなる回路７２０は、ＡＳＩＣによって実行され得るもののような、論理機能等の、メモリデバイス７１０の制御に関連しない機能を、さらに含んでもよい。さらに、さらなる回路７２０は、パスワード保護、生体認証等の、メモリモジュール７００へのアクセスの読み出しまたは書き込みを制限するための回路を含んでもよい。さらなる回路７２０は、メモリモジュール７００の状態を示すために回路を含んでもよい。例えば、さらなる回路７２０は、メモリモジュール７００へ電力が供給されているかどうか、および、メモリモジュール７００が現在アクセスされているかどうかを判断するための、ならびに、電力供給中の点灯光およびアクセス中の点滅光等、その状態の表示を示す、機能を含んでもよい。さらなる回路７２０は、さらに、メモリモジュール７００内の電力要件の調整に役立てるために、デカップリングコンデンサ等の、受動デバイスを含んでもよい。]
[0059] 結論
メモリセルを動作させるための方法、デバイス、モジュール、およびシステムを示した。１つの方法の実施形態は、傾斜電圧を、メモリセルの制御ゲートへ、および、アナログ・デジタル変換器（ＡＤＣ）へ印加するステップを含む。上述の方法の実施形態はまた、傾斜電圧により、メモリセルが感知回路をトリップさせる場合に、少なくとも部分的に応答する、ＡＤＣの出力を検出するステップを含む。]
[0060] 本明細書で、特定の実施形態を図示および説明したが、当業者は、同じ結果を得るために算定される構成を、示されている特定の実施形態に対して代用できることを理解するであろう。この開示は、本開示のいくつかの実施形態の適応例または変形例を範囲に含むことを意図している。上記の説明は、説明のために記載されているものであり、制限するものとして記載されているものではないことを理解すべきである。上記の実施形態の組み合わせ、および本明細書に特に記載されていない他の実施形態が、上記の説明を読むと、当業者には明らかである。本開示のいくつかの実施形態の範囲は、上記の構成および方法が使用される他の応用例を含む。したがって、本開示のいくつかの実施形態の範囲は、こうした請求項に相当するあらゆる同等物と共に、添付の請求項を参照して決定すべきである。]
[0061] 上記の発明を実施するための形態において、本開示を簡略化するために、単一の実施形態において、いくつかの特徴が共に一まとめにされている。この開示の方法は、本開示の開示された実施形態が、各請求項において明示的に列挙されているものよりも多い特徴を用いなければならないという意図を示すものとして、解釈すべきではない。そうではなく、以下の特許請求の範囲が反映するように、本発明の主題は、単一の開示された実施形態の全ての特徴よりも少ない特徴に存在する。したがって、本明細書により、以下の請求項は、発明を実施するための形態に組み込まれ、各請求項は、個別の実施形態として、独立するものである。]

权利要求:

請求項1
メモリセル（３１１−１５）を感知するための方法であって、傾斜電圧（５０３）を、前記メモリセルの制御ゲートに印加する（５０５）ステップと、前記傾斜電圧（５０３）を、アナログ・デジタル変換器（ＡＤＣ）に印加する（５０７）ステップと、前記メモリセルを伝導させる前記傾斜電圧に、少なくとも部分的に応答して（５１１）、前記ＡＤＣの出力を検出する（５１５）ステップと、を含む、方法。
請求項2
前記出力を検出するステップは、データとして、前記ＡＤＣの前記出力をラッチする（５１６）ステップを含む、上記の請求項のうちのいずれかに記載の方法。
請求項3
前記方法は、前記検出されたＡＤＣの出力を、前記メモリセルに関連付けられたデータラッチ内のデータと、比較する（５１３）ステップを含む、上記の請求項のうちのいずれかに記載の方法。
請求項4
前記方法は、前記メモリセルが所望の閾値電圧（Ｖｔ）レベルに達したことを示す（５１５）、前記検出されたＡＤＣの出力に対する前記データラッチ内のデータの前記比較（５１３）に、少なくとも部分的に応答して、前記メモリセルがプログラムされることを禁止する（５１７）ステップを含む、上記の請求項のうちのいずれかに記載の方法。
請求項5
前記方法は、各状態で、多数の参照セルの制御ゲートに、前記傾斜電圧（５０２）を印加する（５０４）ステップを含む、上記の請求項のうちのいずれかに記載の方法。
請求項6
前記方法は、メモリセルが各状態にプログラムされたのとほぼ同時に、各状態にプログラムされた前記多数の参照セルの制御ゲートに、前記傾斜電圧（５０２）を印加する（５０４）ステップを含む、上記の請求項のうちのいずれかに記載の方法。
請求項7
前記方法は、前記電圧傾斜（４５７）によって、特定の状態にプログラムされた多数の参照セルのうちの特定の割合（％）が、感知回路をトリップさせる（５１０）時点で、前記特定の状態のデジタル同等表現を反映するように、前記ＡＤＣの前記検出された出力を調整する（５１２）ために、参照論理（６９５）を使用するステップを含む、上記の請求項のうちのいずれかに記載の方法。
請求項8
検出するステップは、前記メモリセルが、前記時点で、前記特定の状態で前記感知回路をトリップした場合に、前記メモリセルのデータとして、前記調整されたＡＤＣの出力をラッチする（５１６）ステップを含む、上記の請求項のうちのいずれかに記載の方法。
請求項9
メモリセル（６３１）アレイを感知する方法であって、傾斜電圧（４５７）を、入力として、アナログ・デジタル変換器（ＡＤＣ）（６９０）と、少なくとも１つの選択されたメモリセル（３１１−１５）への入力として、少なくとも１つの選択ラインと、多数の状態のそれぞれに対する多数の参照セル（６３２）への入力として、少なくとも１つの選択ラインと、に、印加するステップと、参照論理（６９５）を使用して、前記傾斜電圧（４５７）に対する特定の状態に対して、前記多数の参照セル（６３２）の応答に従って、前記ＡＤＣ（６９０）出力を調整するステップと、前記傾斜電圧（４５７）によって、前記少なくとも１つの選択されたメモリセル（３１１−１５）が伝導する場合に、前記少なくとも１つの選択されたメモリセル（３１１−１５）のデータとして、前記調整されたＡＤＣ（６９０）の出力を、ラッチする（５１６）ステップと、を含む、方法。
請求項10
前記方法は、プログラム状態のデジタル同等表現を反映するように、前記ＡＤＣ（６９０）出力を調整する（５１２）ために、参照論理（６９５）を使用するステップを含む、上記の請求項のうちのいずれかに記載の方法。
請求項11
前記方法は、特定の割合（％）の前記多数の参照セル（６３２）の前記応答が、伝導するということ（５１０）である場合に、前記ＡＤＣ（６９０）出力を調整するために、参照論理（６９５）を使用するステップを含む、上記の請求項のうちのいずれかに記載の方法。
請求項12
前記方法は、前記特定の割合（％）の前記多数の参照セル（６３２）の前記応答（５１０）とほぼ同じ時点で、前記ＡＤＣ（６９０）の前記調整された出力（５１２）を、前記傾斜電圧（４５７）にラッチするステップを含む、上記の請求項のうちのいずれかに記載の方法。
請求項13
メモリセル（６３１）アレイを感知するための方法であって、電圧（５０３）入力を、少なくとも１つの変換器（５０７）および少なくとも１つのメモリセル（５０５）の少なくとも１つの制御ゲートに傾斜させるステップと、前記少なくとも１つのメモリセルに対し、前記少なくとも１つの変換器から、少なくとも１つの比較器へ、データを出力する（５０９）ステップと、前記少なくとも１つのメモリセルを伝導させる（５１１）前記傾斜電圧に、少なくとも部分的に応答して、前記少なくとも１つのメモリセルに対し、前記少なくとも１つの変換器出力と、データラッチ内の情報を比較する（５１３）ステップと、を含む、方法。
請求項14
前記方法は、前記少なくとも１つの変換器出力を、前記少なくとも１つのメモリセルに対して、前記データラッチ内の情報として格納された、所望のプログラム状態と比較する（５１５）ステップを含む、上記の請求項のうちのいずれかに記載の方法。
請求項15
前記方法は、プログラム状態に関連するデジタル値（５０１）を、前記少なくとも１つの変換器の出力として、前記少なくとも１つのメモリセルに対する前記データラッチ内の情報と比較する（５１３）ステップを含む、上記の請求項のうちのいずれかに記載の方法。
請求項16
前記方法は、前記少なくとも１つの変換器出力と、前記少なくとも１つのメモリセルに対する前記データラッチ内の情報との比較により、前記メモリセルが、前記データラッチに格納された状態にプログラムされていることを示す場合（５１５）に、前記少なくとも１つのメモリセルがプログラムされることを禁止する（５１７）ステップを含む、上記の請求項のうちのいずれかに記載の方法。
請求項17
メモリセル（６３１）アレイを感知する方法であって、スロープ電圧（３５７）入力を、アナログ・デジタル変換器（ＡＤＣ）（３６０）と、少なくとも１つのメモリセル（３１１−１５）のための選択ラインと、多数の参照セル（６３２）のための選択ラインと、に印加するステップと、特定の割合（％）の前記多数の参照セル（６３２）が、特定の状態の感知ポイントに達する（５１０）際に、前記ＡＤＣの出力を調整する（５１２）ステップと、前記少なくとも１つのメモリセルが前記感知ポイントに達する（５１４）際に、読み出し動作中に、前記少なくとも１つのメモリセルのデータとして、前記調整されたＡＤＣ出力をラッチする（５１６）ステップと、調整されていないＡＤＣ出力を、プログラム検証動作中に、前記少なくとも１つのメモリセル（３１１−１５）のデータラッチに格納された所望の状態と、比較する（５１３）ステップと、を含む、方法。
請求項18
メモリデバイス（６２０）であって、多数の状態にプログラム可能なメモリセル（６３１）アレイと、アナログ・デジタル変換器（３６０）、および前記メモリセル（３１１−１５）アレイ内のセルの制御ゲートへの少なくとも１つの出力を有する、電圧傾斜生成器（３５１）と、前記メモリセル（６３１）アレイのための、少なくとも１つの比較器（３７４−１）への出力を有する、アナログ・デジタル変換器（ＡＤＣ）（３６０）であって、前記電圧傾斜生成器（３５１）の前記出力を変換するように動作可能である、アナログ・デジタル変換器（ＡＤＣ）（３６０）と、選択されたメモリセル（３１１−１５）に関連付けられた感知回路（３６８−１）をトリップさせる、前記電圧傾斜生成器（３５１）に、少なくとも部分的に応答する場合に、前記ＡＤＣ（３６０）出力を、前記選択されたメモリセル（３１１−１５）のデータラッチ（３６６−１）と比較するための、少なくとも１つの比較器（３７４−１）と、を含む、メモリデバイス。
請求項19
前記デバイスは、前記少なくとも１つの比較器（３７４−１）が、前記ＡＤＣ（３６０）出力が、前記選択されたメモリセル（３１１−１５）の前記データラッチ（３６６−１）内のデータと対応することを示す場合に、前記選択されたメモリセル（３１１−１５）がプログラムされることを禁止する（５１７）、制御回路を含む、上記の請求項のうちのいずれかに記載のデバイス。
請求項20
前記選択されたメモリセル（３１１−１５）の前記データラッチ（３６６−１）内のデータは、前記選択されたメモリセル（３１１−１５）の所望の閾値電圧（Ｖｔ）を含む、上記の請求項のうちのいずれかに記載のデバイス。
請求項21
メモリデバイス（６２０）であって、多数の状態にプログラム可能なメモリセル（６３１）アレイと、前記多数の状態のそれぞれにプログラムされた多数の参照セル（６３２）と、アナログ・デジタル変換器（ＡＤＣ）（６９０）、前記メモリセル（６３１）アレイ、および多数の参照セル（６３２）に連結される出力を有する、電圧傾斜生成器（６８０）であって、前記ＡＤＣ（６９０）は、前記電圧傾斜生成器（６８０）の前記出力を変換し、参照論理（６９５）への入力を提供するように動作可能であり、前記参照論理（６９５）は、前記ＡＤＣ（６９０）からの前記入力および前記多数の参照セル（６３２）からの入力を使用して、多数の参照セル（６３２）からの入力に従って、前記ＡＤＣ（６９０）の前記出力を調整し、前記メモリセル（６３１）に関連付けられたデータラッチ（３６６−１）へ、調整されたＡＤＣ（６９０）値を出力する、電圧傾斜生成器（６８０）と、前記アレイ（６３０）に連結された制御回路（６５０）であって、少なくとも１つの選択されたメモリセル（３１１−１５）に対して達している感知回路（３６８−１）トリップポイントに少なくとも部分的に応答して、前記調整されたＡＤＣ（６９０）値を、データとしてラッチするように動作可能である、制御回路と、を備える、メモリデバイス。
請求項22
前記参照論理（６９５）は、特定の割合（％）の、所与の状態にプログラムされた、前記多数の参照セル（６３２）が、前記感知回路（３６８−１）をトリップさせる、前記電圧傾斜に少なくとも部分的に応答して、前記所与の状態のデジタル同等表現を反映するために、前記ＡＤＣ（６９０）値を調整するように動作可能である、上記の請求項のうちのいずれかに記載のデバイス。
請求項23
前記参照論理（６９５）は、前記調整されたＡＤＣ（６９０）値を、メモリセル（６３１）のページに関連付けられたデータラッチ（３６６−１）に出力するように動作可能である、上記の請求項のうちのいずれかに記載のデバイス。
請求項24
前記電圧傾斜生成器（６８０）によって生成された前記傾斜電圧（３５７）の期間（Ｔｒ）は、２０マイクロ秒未満である、上記の請求項のうちのいずれかに記載のデバイス。
請求項25
前記多数の参照セル（６３２）は、前記メモリセル（６３１）アレイから分離したアレイと、前記メモリセル（６３１）アレイ内の多数のストリングと、メモリセル（６３１）の多数のストリング全体にインターリーブされる、を含む群から選択される位置に配置される、上記の請求項のうちのいずれかに記載のデバイス。